본 포스팅은 Logic and Computer Design Fundementals (Pearson, 2013)의 내용을 다루고 있습니다. Hirarchical Design 다음과 같은 논리 회로가 있다고 치자. 4비트 입력 A와 B를 비교하며 A와 B가 같다면 1을 출력하고, 같지 않다면 0을 출력한다. 하지만 이를 설계하기 위하여 진리표를 그리기에는 경우의 수가 너무 많다. 총 8개의 입력이 있으므로 2의 8승 = 256행의 진리표를 그려야 한다. A0는 B0와, A1은 B1과 각각 비교하면 되는데 더 효율적이게 나타낼 순 없는가? 위에서 말했듯이 각 비트에 맞는 수 2가지를 각각 비교하면 된다. 이를 위해 두 입력이 같은지 비교하는 sub-module MX를 사용한다. MX는 An와 Bn을 비교하고,..